SiP 패키징: 이기종 다이 집적으로 시스템을 구현하는 방법

패키지 안에서 완성하는 시스템

SiP(System in a Package)는 여러 반도체 다이, 수동 소자, 기능 칩을 하나의 패키지에 수직 또는 수평으로 집적하는 기술이다. 하나의 공정에 모든 기능을 넣는 SoC와 달리, 서로 다른 공정과 기술로 제조한 다이를 조합할 수 있다. 설계 유연성을 확보하면서 개발 기간과 비용을 줄이는 선택지가 되는 이유다.

Apple Watch와 AirPods처럼 작고 성능 요구가 높은 제품에도 쓰이며, 무어의 법칙 한계 이후 시스템 집적을 확장하는 방법으로도 주목받는다.

패키지 내부에는 다음 요소가 함께 들어간다.

• 반도체 다이: CPU, MCU, DSP 같은 프로세서와 DRAM, Flash, SRAM 메모리, 트랜시버·PA·LNA 등 RF 칩, PMIC, MEMS와 이미지센서
• 수동 소자: 커패시터, 저항, 인덕터, 필터, 밸런, ESD 보호 소자
• 패키지 인프라: 기판(Substrate), TSV·RDL·범프 인터커넥트, 몰드 컴파운드

서로 다른 다이를 조합할 수 있는 이유

SiP의 본질은 이기종 통합이다. 디지털 기능에는 최신 미세공정을, RF에는 화합물 반도체를, 아날로그에는 성숙 공정을, 센서에는 MEMS 공정을 적용하는 식으로 기능별 최적 공정을 선택할 수 있다. 전체를 단일 SoC로 구현하는 경우와 비교해 비용 효율과 성능 최적화를 함께 고려할 수 있다.

수직 적층은 패키지 면적을 줄이는 수단이다. 다이를 쌓고 TSV로 연결하면 차지 면적을 줄일 수 있어 웨어러블 기기와 같은 제약이 큰 제품에 적합하다. PCB 면적을 줄이고 제품 디자인의 자유도를 높이는 효과도 있다.

기존 다이를 재사용하고 병렬 개발할 수 있다는 점도 SiP의 장점이다. 검증된 칩을 활용하면 NRE(비반복 비용)를 줄일 수 있으며, 수율 리스크를 분산하면서 SoC보다 빠른 출시를 노릴 수 있다.

배치 방식에 따라 달라지는 특성

평면에 다이를 놓는 2D SiP

2D SiP는 다이를 평면에 나란히 배치하는 가장 단순한 형태다. 와이어 본딩 또는 플립칩으로 연결한다. 제조가 비교적 쉽고 비용이 낮으며 열 방출에 유리하지만, 면적 효율은 낮고 배선 길이가 길어진다.

인터포저를 쓰는 2.5D SiP

2.5D SiP는 Si 또는 유기 인터포저 위에서 고밀도 배선을 제공하는 방식이다. TSV를 이용해 수직 연결을 구성한다. GPU와 HBM 스택을 결합하는 HBM(High Bandwidth Memory)이 대표적인 적용 사례이며, 초고대역폭 메모리 연결에 쓰인다.

다이를 쌓는 3D SiP

3D SiP는 다이를 수직으로 적층하고 TSV로 층간을 연결해 폼팩터를 최소화한다. 다이 온 다이(Die on Die) 구조가 여기에 해당한다.

PoP(Package on Package)는 패키지 위에 다른 패키지를 올리는 형태로, AP와 LPDDR 조합에 쓰이며 스마트폰의 표준 구조다. 웨이퍼 레벨에서 적층하는 3D IC는 집적도가 가장 높지만 기술적 난이도도 높다.

연결 밀도를 만드는 인터커넥트

TSV(Through-Silicon Via)는 다이 또는 인터포저를 관통해 수직 전기 연결을 만드는 기술이다. 신호 경로를 짧게 해 낮은 기생 저항과 인덕턴스, 고속 신호 전송, 고밀도 I/O를 지원한다. 공정 시점에 따라 Via-First는 FEOL 전, Via-Middle은 FEOL 후 BEOL 전, Via-Last는 패키징 단계에서 형성한다.

범프 기술은 플립칩 실장의 기반이다. 다이를 뒤집어 솔더 범프로 연결하며 미세 피치를 구현할 수 있다. 마이크로 범프는 TSV 연결에 쓰이고 40um 이하 피치를 지원한다. Cu 필러(Copper Pillar)는 전류 용량을 늘리고 미세 피치에 대응하며 열적 특성도 우수하다.

RDL(Redistribution Layer)은 I/O 피치를 변환하고 고밀도 배선을 제공하는 재배선층이다. 팬아웃 패키징의 핵심이며, FOWLP(Fan-Out Wafer Level Package)는 웨이퍼 레벨 RDL을 사용해 초박형 패키지를 구성하고 고성능 AP에 적용된다.

SoC와 PCB 사이의 선택지

SoC는 단일 다이 안에서 시스템을 구현하므로 최고 수준의 최적화, 최소 폼팩터, 전력 효율을 얻을 수 있다. 반면 개발 기간은 2-3년으로 길고 NRE 비용이 높으며 단일 공정 제약을 받는다.

SiP는 이기종 통합과 유연한 설계가 가능하고 개발 기간은 6-12개월이다. 다만 SoC보다 면적이 크고 인터페이스 오버헤드와 패키징 복잡도가 따른다.

PCB 방식은 설계 변경이 쉽고 개발 비용이 낮으며 가장 유연하다. 그 대가로 폼팩터가 가장 크고 배선 거리가 길어 전력과 성능에 제약이 생긴다. 성능, 비용, 개발 시간 중 무엇이 우선인지에 따라 구현 방식을 선택해야 한다.

제품에서의 SiP 적용

웨어러블에서는 Apple Watch의 S 시리즈 SiP가 CPU, GPU, 센서, 통신 기능을 초소형 폼팩터에 통합한다. AirPods의 H 시리즈 칩은 오디오, 센서, 무선 기능을 이어버드 안에 실장한다.

스마트폰에서는 AP와 LPDDR을 적층한 PoP 구조가 공간 효율과 대역폭을 높인다. RF 프론트엔드는 PA, LNA, 필터, 스위치를 결합해 5G 모듈과 AiP(Antenna in Package)로 구성할 수 있다.

IoT와 임베디드 영역에서는 MCU, 무선, 센서를 결합한 저전력 SiP가 배터리 구동 초소형 노드에 사용된다. 산업용 환경에서는 러기드 환경 대응, 센서 융합, 엣지 AI가 요구되는 장면이 대상이 된다.

데이터센터에서는 GPU와 HBM 스택을 결합한 AI 가속기에 활용된다. 칩렛은 다이를 기능별로 분할하고 인터포저로 연결하는 방식이며, AMD EPYC와 Intel Ponte Vecchio가 관련 사례다.

패키지 설계에서 놓치기 쉬운 지점

3D 적층은 열 밀도를 높인다. 열이 집중되는 위치와 열 확산 경로를 설계하고, Thermal TSV, 열전도 접착재(TIM), 통합 방열판, 열 시뮬레이션을 함께 검토해야 한다.

KGD(Known Good Die)는 실장 전에 다이를 검증해 불량 다이를 제거하는 절차다. 3D 적층 후에는 수리가 어렵기 때문에 수율 확보, 비용 효율성, 품질 보증에 직접 연결된다.

전기적 특성도 패키지 수준에서 관리해야 한다. 신호 무결성은 고속 신호 경로, 임피던스 매칭, 크로스토크 최소화가 중심이고, 전력 무결성은 IR Drop, 디커플링 커패시터, 전원 분배 네트워크를 다룬다.

테스트는 다이 레벨의 KGD, 패키지 레벨 기능 테스트, 시스템 레벨 최종 검증으로 계층화한다. DFT(Design for Test) 관점에서는 내장 자가 테스트(BIST), 스캔 체인, 테스트 접근성을 고려한다.

칩렛과 첨단 패키징이 넓히는 범위

UCIe(Universal Chiplet Interconnect Express)는 칩렛 인터페이스 표준으로, 인텔, AMD, ARM 등이 참여하며 생태계 확대를 목표로 한다.

EMIB(Embedded Multi-die Interconnect Bridge)는 인텔의 2.5D 기술로 국소적 고밀도 연결과 비용 효율성을 제공한다. CoWoS(Chip on Wafer on Substrate)는 TSMC의 2.5D/3D 플랫폼으로 HBM 통합과 AI 가속기에 활용된다.

칩렛 아키텍처는 기능별로 다이를 분할해 재사용성을 높이고 구성을 유연하게 만든다. 수율 향상과 공정 최적화, 빠른 시장 대응이라는 경제성도 SiP 확산의 배경이다.