eMRAM: 자기터널접합 기반 임베디드 비휘발성 메모리
MTJ·STT/SOT 기반 eMRAM의 셀 구조와 쓰기 메커니즘, eFlash 대비 내구성·지연 수치를 비교하고 자동차·엣지 AI 도입 포인트를 정리한다.
2026-08-12 · 최초 발행 2025-12-09
eFlash는 임베디드 비휘발성 메모리의 표준이었지만, 미세 공정으로 갈수록 셀 스케일링이 어려워진다. eMRAM(embedded Magnetoresistive RAM)은 이 한계를 로직 공정 자체에서 우회하는 대안이다. 자기터널접합(MTJ)을 이용해 비트를 저장하는 MRAM을 로직 칩 내부에 통합한 것으로, 전원을 차단해도 데이터가 유지된다. 자동차 MCU나 엣지 AI, IoT처럼 즉시 부팅과 빈번한 데이터 기록이 함께 필요한 영역에서 특히 주목받는다.
MTJ 셀은 어떻게 읽고 쓰는가
읽기는 터널 자기저항(TMR) 차이를 센싱하고, 쓰기는 스핀 전달 토크(STT) 또는 스핀 궤도 토크(SOT)로 자화 방향을 전환한다. 셀은 일반적으로 1T1MTJ 구조이며, 참조 셀과 센스 앰프가 함께 구성돼 TMR 비율과 변동성 제어가 판독 신뢰성을 결정한다. Half-select 억제, 라이트 버퍼·파형 제어 회로도 포함되는데, 다중 비트 라인 간 간섭을 줄이기 위한 설계다.
STT는 공정 복잡도가 상대적으로 낮고 내구성은 10^6~10^9 사이클 수준이다. SOT는 초고속·초고내구(10^12 이상)를 낼 수 있지만 추가 금속 배선과 드라이버가 필요하다. 쓰기 지연은 수십 ns 수준으로 셀·온도·파형에 따라 달라지며, 검증(verify)과 재시도 루프를 설계에 넣는 게 권장된다.
성능·신뢰성 측면에서는 읽기 지연이 수 ns수십 ns로 XIP(Execute-In-Place)가 가능하고, 저전력 랜덤 쓰기가 특징이다. 데이터 유지는 85125°C 등급에서 10년 설계가 가능하며, SECDED 이상의 ECC와 BIST로 실장 신뢰성을 확보한다. 공정 측면에서는 BEOL에 MTJ 스택을 추가로 형성해 로직 CMOS와 통합하는데, 자성막 공정·열 예산 관리가 필요하고 로직 성능에 미치는 영향을 최소화하도록 설계해야 한다. 28nm~22nm FDX/HKMG 등에서 이미 상용화됐고 선단 노드로 확장이 진행 중이다(최신 정보 확인 필요). 시스템 인터페이스는 AHB/AXI 메모리 맵에 캐시 사용 또는 XIP로 붙고, 저널링·원자적 업데이트를 위한 펌웨어 패턴이 OTA·듀얼 뱅크·롤백 전략과 결합된다.
쓰기 트랜잭션은 이렇게 흐른다
eFlash·eEEPROM·FRAM과 비교하면
| 지표 | eMRAM (STT/SOT) | eFlash | eEEPROM | FRAM |
|---|---|---|---|---|
| 읽기 지연 | ~5–50 ns | ~50–100 ns(XIP 제한) | ~0.5–5 µs | ~50–100 ns |
| 쓰기 지연 | ~20–200 ns(verify 포함) | 페이지 프로그램 0.5–2 ms + 소거 수 ms | 바이트 0.5–5 ms | ~50–100 ns |
| 내구성(사이클) | 10^6–10^12 | 10^4–10^5 | 10^5–10^6 | 10^14 수준 |
| 데이터 유지 | 10년@85–125°C 옵션 | 10년@85–125°C | 10년@85–105°C | 10년@85°C 수준 |
| 쓰기 에너지 | 저전력, 랜덤 쓰기 유리 | 소거/프로그램 에너지 큼 | 중간 | 매우 낮음 |
| 밀도/면적 | 중간(셀 1T1MTJ) | 높음(성숙 노드) | 낮음 | 낮음 |
| XIP 적합성 | 우수 | 제한적 | 부적합 | 보통 |
| 공정/스케일링 | 첨단 노드 대응 용이 | 28nm 이후 제약 | 성숙 노드 중심 | 공급사 제한 |
| 신뢰성 옵션 | ECC, 듀얼뱅크, BIST | ECC, 오버프로비저닝 | ECC 제한 | ECC 제한 |
| 비고 | 고속·고내구, EMI/자기장 대책 필요 | 저비용/고밀도 | 소용량 설정 저장 | 초고내구, 용량 제한 |
수치는 공정·셀 구조·조건에 따라 상이하며 최신 정보 확인이 필요하다.
어디에 먼저 들어가나
자동차 MCU·SoC에서는 즉시 부팅, 빈번한 진단 로그 기록, 전원 강하 시 라스트-가스프 기록이 핵심 요구인데 이때 AEC-Q100 등급 확보가 전제된다. 듀얼 뱅크로 OTA 업데이트와 기능 안전 요구를 함께 충족할 수 있다.
IoT·엣지 AI에서는 모델·파라미터를 비휘발성으로 상주시켜 빠르게 재시작하고, Normal-off 설계로 대기 전력을 최소화한다. 이벤트 기반 데이터 로깅이나 빈번한 설정 변경이 잦은 경우 내구성 이점이 크다.
산업·스토리지 주변장치에서는 저널·메타데이터를 고내구·저지연으로 저장하는 데 쓰이며, 슈퍼캡과 결합한 라스트-가스프·원자적 커밋 구성이 일반적이다. 고집적 로직과의 통합 관점에서는 eFlash를 지원하지 않는 노드에서 내장 NVM을 대체하는 역할을 하고, 보드 외부 플래시를 제거하면 BOM·EMC 리스크도 줄어든다.
숫자로 보는 기대 효과
부팅·응답 시간 단축이 가장 체감되는 효과다. XIP 기반 부트에서는 외부 QSPI 복사가 아예 사라진다 — 2MB 펌웨어를 QSPI 50MB/s로 가정하면 기존 40ms이던 복사 시간이 0ms로 준다.
쓰기 에너지·전력도 줄어든다. 블록 소거가 필요 없고 랜덤 바이트/워드 쓰기가 가능해서, 플래시 대비 3~10배 수준 에너지 절감이 가능하다(공급사·조건 의존). 내구성은 eFlash의 10^4 사이클 대비 eMRAM이 10^6+ 사이클로 100배 이상 개선될 수 있다.
시스템 단순화 효과도 있다. 외부 NVM이 줄어드는 만큼 BOM·EMI·커넥터 리스크가 감소하고, 온칩 보안 기능(ECC, read-while-write, 듀얼 뱅크)을 넣기도 쉬워진다. 고온 환경 적합성 측면에서는 85~125°C에서 10년 데이터 유지를 설계 옵션으로 확보할 수 있어 자동차·산업 온도 등급에 맞는다.
설계에 반영할 것들
메모리 파티셔닝은 코드(XIP)·데이터(로그/메타데이터)·OTA 뱅크를 분리해 읽기 최적화와 쓰기 고립화를 함께 노리고, 듀얼·트리플 뱅크 구성으로 롤링 펌웨어 업데이트를 설계한다.
신뢰성·무결성은 ECC(SECDED/DED/ChipKill 수준)를 적용하고 스크러빙 주기를 설정하며, 전원 강하 감지와 저널링을 결합한다. BIST/BISR, 온도·전압 코너 가드밴드 설계도 필요하고, MRAM 특유의 자기장 내성 설계(실드, 레이아웃 가드)까지 챙겨야 한다.
소프트웨어 쓰기 트랜잭션은 저널 헤더(시퀀스, CRC, 길이) → 데이터 → 커밋 플래그 순서를 지키고, 전원 장애 시 롤백/리플레이 절차를 명확히 해둔다. 쓰기-검증-재시도는 횟수를 한정하고, 실패하면 격리 블록으로 마킹한다.
결국 eMRAM의 본질은 로직 공정 호환성과 비휘발성·저지연·고내구 특성의 결합이다. XIP 기반 즉시 부팅, 빈번한 소규모 기록, 고온·고신뢰 환경이 맞아떨어지는 자동차·산업·엣지 AI MCU·SoC라면 eFlash를 대체하거나 보완하는 임베디드 NVM으로 검토할 가치가 있다. ECC·저널링·듀얼뱅크·전원 강하 보호를 표준 아키텍처로 깔아두는 게 도입의 전제 조건이다.