SoC 설계: 단일 칩 시스템의 통합 구조와 전력 관리
SoC의 프로세서·메모리·상호연결 구성, IP 재사용, 검증 흐름과 DVFS·파워 게이팅 기반 전력 관리 방식을 정리한다.
2026-08-14 · 최초 발행 2026-01-16
한 칩 안에서 시스템을 완성하는 구조
SoC(System-on-a-Chip)는 프로세서, 메모리, 주변장치, 인터페이스처럼 전자 시스템을 이루는 요소를 하나의 집적회로에 담는 방식이다. 별도 칩으로 배치되던 CPU, GPU, 메모리 컨트롤러, I/O 컨트롤러가 하나의 다이(die)로 들어간다.
스마트폰과 태블릿, IoT 기기, 자동차 전자장치에서 SoC가 중심이 되는 이유는 공간과 전력을 줄이면서 내부 통신 성능을 확보할 수 있기 때문이다.
| 구분 | 전통적 시스템 | SoC |
|---|---|---|
| 구성 | 다수의 개별 칩 | 단일 칩 |
| 크기 | 대형 | 소형 |
| 전력 | 높음 | 낮음 |
| 비용 | PCB/조립 비용 높음 | 칩 비용만 |
| 성능 | 칩간 통신 지연 | 내부 고속 통신 |
| 유연성 | 교체/업그레이드 용이 | 고정됨 |
다수 칩을 하나로 묶으면 PCB 면적과 조립·테스트 비용, 재고 관리 부담을 줄일 수 있다. 칩 간 I/O를 없애 전력 소모를 낮추고, 내부 고대역폭 버스와 최적화된 상호연결로 낮은 지연시간을 노릴 수 있다. 전력 도메인을 통합해 관리하고 동적 전압/주파수 조절(DVFS)을 적용하는 것도 이 구조의 장점이다.
연산·메모리·입출력을 묶는 내부 구성
프로세서 서브시스템은 범용 연산과 병렬 처리, 특수 연산을 담당한다. CPU는 범용 연산을 처리하며 ARM Cortex 시리즈와 big.LITTLE / DynamIQ 구조, 멀티코어 구성이 활용된다. GPU는 그래픽 렌더링과 GPGPU 연산을 맡고 ARM Mali, Qualcomm Adreno처럼 병렬 처리에 특화된 구성이 쓰인다. NPU와 DSP는 AI/ML 가속, 신호 처리, 저전력 추론 및 특수 연산 최적화에 사용된다.
온칩 메모리는 용도에 따라 구분된다.
- SRAM은 캐시와 TCM(Tightly Coupled Memory)에 사용된다.
- ROM에는 부트 코드와 보안 키를 담는다.
- eFuse는 1회성 프로그래밍에 쓰인다.
메모리 컨트롤러는 DDR4/DDR5/LPDDR5를 제어하고, 메모리 스케줄링·Self-refresh 기반 전력 관리·ECC(Error Correction Code)를 맡는다.
주변장치 컨트롤러는 USB 2.0/3.0, PCIe, Ethernet과 UART/SPI/I2C 같은 인터페이스를 제공한다. 멀티미디어 영역에서는 ISP(Image Signal Processor), H.264/H.265 인코더/디코더, I2S와 PCM 기반 오디오 코덱이 포함될 수 있다. WiFi/Bluetooth 컨트롤러, 셀룰러 모뎀(5G/LTE), GPS/GNSS도 통합 대상이다.
버스에서 NoC로 이어지는 상호연결
SoC 안의 각 블록은 상호연결을 통해 데이터와 제어 신호를 주고받는다. AMBA의 AXI, AHB, APB, OCP(Open Core Protocol), Wishbone이 버스 아키텍처로 쓰인다. 규모가 커지면 패킷 기반 통신과 유연한 라우팅을 제공하는 NoC(Network-on-Chip)가 대규모 SoC에 적합하다.
| 상호연결 | 특징 | 적용 |
|---|---|---|
| AXI | 고성능, 버스트 전송 | CPU-메모리 |
| AHB | 중간 성능, 단순 | 주변장치 |
| APB | 저전력, 간단 | 설정 레지스터 |
| NoC | 확장성, 유연성 | 대규모 SoC |
요구사항에서 테이프아웃까지
설계는 요구사항 분석과 아키텍처 탐색에서 출발한다. 이 단계에서는 성능·전력·면적 사이의 트레이드오프를 검토하고 SystemC/TLM 모델링을 사용한다. 이후 RTL 단계에서 Verilog/VHDL로 HDL을 작성하고 IP를 통합하며, 기능 검증과 합성을 진행한다.
물리 설계에서는 플로어플래닝, 배치 및 배선, 타이밍 클로저, 신호 무결성 검증이 이어진다.
IP(Intellectual Property)는 재사용을 위한 설계 자산이다. 소프트 IP는 RTL 형태여서 유연성이 높고, 펌 IP는 넷리스트 형태이며, 하드 IP는 최적화된 GDSII 형태다. ARM은 CPU·GPU·인터커넥트 IP를, Synopsys/Cadence는 인터페이스 IP를 제공하며, 파운드리는 메모리와 아날로그 IP를 제공한다.
검증은 기능, 물리, 양산 단계로 나뉜다. 기능 검증에는 시뮬레이션, 형식 검증, 에뮬레이션, FPGA 프로토타이핑이 포함된다. 물리 검증에서는 DRC(Design Rule Check), LVS(Layout vs Schematic), ERC(Electrical Rule Check)를 수행한다. 양산 테스트에는 ATPG(Automatic Test Pattern Generation), BIST(Built-In Self-Test), JTAG/Boundary Scan이 사용된다.
부하와 유휴 상태에 맞춘 전력 제어
동적 전력은 스위칭 활동에 비례하며 P = CV^2f (캐패시턴스 x 전압^2 x 주파수)로 나타낸다. 클록 게이팅은 이 동적 전력을 줄이는 수단이다. 반면 정적 전력은 트랜지스터 누설 전류에서 발생하고 미세 공정에서 증가하며, 파워 게이팅으로 제거할 수 있다.
DVFS(Dynamic Voltage and Frequency Scaling)는 부하에 따라 전압과 주파수를 동적으로 조절한다. 고성능 모드에는 고전압·고주파수를, 절전 모드에는 저전압·저주파수를 사용하며 운영체제의 협력이 필요하다.
클록 게이팅은 사용하지 않는 블록의 클록을 차단하는 방식으로 자동 또는 수동으로 적용할 수 있고 합성 도구가 이를 지원한다. 파워 게이팅은 사용하지 않는 블록의 전원을 차단하며, 아이솔레이션 셀과 리텐션 레지스터가 필요하고 상태 복원 오버헤드가 따른다.
전력 도메인을 분리하면 각 영역을 독립적으로 제어할 수 있다.
| 도메인 | 제어 | 예시 |
|---|---|---|
| Always-On | 항상 활성 | RTC, 웨이크업 로직 |
| CPU | DVFS + 게이팅 | 프로세서 코어 |
| GPU | 독립 DVFS | 그래픽 처리 |
| Modem | 별도 전원 | 통신 모듈 |
| I/O | 개별 제어 | 인터페이스 |
모바일부터 데이터센터까지의 SoC
모바일 SoC에는 Qualcomm Snapdragon의 Kryo CPU·Adreno GPU·통합 5G 모뎀·Hexagon DSP, Apple Silicon(M/A 시리즈)의 ARM 기반 설계·통합 메모리 아키텍처(UMA)·Neural Engine, Samsung Exynos의 ARM Cortex/자체 설계 혼용·AMD RDNA GPU(일부)·NPU 통합이 있다. MediaTek Dimensity는 Cortex-A/Mali GPU, APU(AI 가속기), 통합 5G 모뎀을 포함한다.
임베디드와 IoT에서는 NXP i.MX가 산업용·자동차용 환경에서 ARM Cortex-A/M 혼합, 실시간 기능, 강화된 보안 기능을 제공한다. STM32는 Cortex-M 시리즈 기반 MCU SoC로 저전력 환경과 IoT/웨어러블에 쓰인다.
서버와 데이터센터에서는 AWS Graviton이 ARM 기반 클라우드 서버로서 높은 전력 효율과 AWS 전용 구성을 제공하며, NVIDIA Grace는 ARM 기반 데이터센터용 SoC로 HBM3 메모리와 AI/HPC 워크로드를 겨냥한다.
통합 설계가 남기는 과제
SoC 개발에서는 수십억 트랜지스터와 다양한 IP를 통합하면서 검증 커버리지를 확보하고 설계 일정을 관리해야 한다. 미세 공정 전환, 파운드리 선택, 수율 최적화, 변동성 대응도 함께 다뤄야 할 문제다.
하드웨어 설계만으로 제품이 완성되지는 않는다. 드라이버와 BSP 개발, OS 포팅, 개발 도구 지원, 소프트웨어 최적화가 필요하다. 보안 측면에서는 하드웨어 보안 모듈(HSM), Secure Boot, TrustZone, 암호화 가속기를 고려한다.