명령어 세트 아키텍처: CISC·RISC·EISC 설계와 프로세서 선택 기준

소프트웨어와 프로세서 사이를 정하는 ISA

명령어 세트 아키텍처(Instruction Set Architecture, ISA)는 프로세서가 이해하고 실행하는 명령어의 집합과 형식을 정한다. 소프트웨어가 기대하는 동작과 하드웨어 구현이 만나는 경계이기도 하다.

명령어를 얼마나 복잡하게 만들지, 메모리는 어떤 명령어로 접근하게 할지, 제어 로직을 어떻게 구성할지는 프로세서의 성능 특성, 코드 크기, 전력 효율성에 영향을 준다. 이 선택을 설명하는 대표적인 계열이 CISC, RISC, EISC다.

복잡한 명령어를 마이크로코드로 푸는 CISC

CISC(Complex Instruction Set Computer)는 복잡한 작업을 하나의 명령어로 수행하도록 설계된 전통적 ISA다. 1970년대부터 발전했으며, 명령어 자체에 더 많은 일을 담는 방식을 취한다.

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CISC 명령어는 일반적으로 200400개 이상이며, x86은 1바이트에서 15바이트까지의 가변 길이 명령어를 사용한다. 주소 지정 모드도 1020가지로 폭이 넓다. 고수준 언어가 표현하는 작업과 기계 명령어 사이의 의미적 격차(Semantic Gap)를 줄이는 데 초점을 둔 결과다.

이 구조는 보통 마이크로프로그램 제어로 구현한다. ROM에 저장된 마이크로코드(Microcode)가 복잡한 명령어를 저수준 마이크로명령어 시퀀스로 나눈다. 하드웨어를 바꾸지 않고 명령어 동작을 변경할 수 있어 제어 로직의 유연성을 확보할 수 있다.

피연산자를 메모리에 직접 둘 수 있다는 점도 CISC의 특징이다. 레지스터를 거치지 않고 메모리 간 데이터를 옮길 수 있어 프로그램 코드 크기는 줄어들 수 있다. 반면 메모리 접근 횟수가 늘면 성능 저하로 이어질 수 있다.

Intel x86 시리즈(8086, 80286, 80386, Pentium, Core), Motorola 68000 시리즈, VAX 시리즈, IBM System/360과 System/370이 대표적인 CISC 프로세서다.

CISC는 컴파일러 설계를 단순하게 하고 코드 밀도(Code Density)를 높이며, 역호환성(Backward Compatibility)을 유지하기 쉽다. 복잡한 작업도 적은 명령어로 표현할 수 있다. 다만 명령어 디코딩이 복잡하고 파이프라이닝 구현과 클럭 속도 향상에 제약이 따른다. 모든 명령어가 동등하게 쓰이지 않는다는 80-20 법칙도 설계 부담으로 남는다.

단순한 실행 경로를 만드는 RISC

RISC(Reduced Instruction Set Computer)는 1980년대 초 스탠포드와 버클리 대학의 연구에서 출발한 접근이다. 자주 쓰이는 단순한 명령어를 빠르고 예측 가능하게 실행하는 쪽에 무게를 둔다.

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RISC는 일반적으로 50~150개의 명령어를 두고, 32비트 또는 64비트 고정 길이 형식을 사용한다. 사용 빈도가 높은 20%의 명령어만 구현하며, 나머지 80% 기능은 명령어 조합으로 만든다.

제어는 마이크로프로그램 대신 하드와이어드 방식으로 구현한다. 조합 논리 회로(Combinational Logic)가 명령어를 직접 처리하므로 디코딩이 빠르고 단일 클럭 사이클 실행에 적합하다.

메모리 접근은 Load와 Store 명령어로 제한한다. 산술·논리 연산은 레지스터 사이에서만 수행하며, 메모리-메모리 연산은 허용하지 않는다. 이 Load/Store 구조는 실행 특성을 예측하기 쉽게 만든다.

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고정 길이 명령어는 인출 단계를 단순하게 하고, 간결한 디코딩은 파이프라이닝에 유리하다. 단일 사이클 실행 최적화와 분기 지연 슬롯(Branch Delay Slot) 활용도 이런 설계와 연결된다.

레지스터 파일도 넓게 잡는다. ARM, MIPS, RISC-V는 32개 이상의 범용 레지스터를 제공하며, SPARC는 128~512개의 레지스터 윈도우를 사용한다. 메모리 접근을 줄이고 컴파일러 최적화 여지를 넓히기 위한 선택이다.

ARM(Advanced RISC Machine), MIPS(Microprocessor without Interlocked Pipeline Stages), PowerPC, SPARC(Scalable Processor Architecture), RISC-V(오픈소스 ISA), IBM RS/6000이 이 계열에 속한다.

RISC는 높은 클럭 주파수, 효율적인 파이프라이닝, 우수한 전력 효율성, 단순한 하드웨어 구조를 지향한다. 컴파일러가 최적화하기도 쉽다. 대신 코드 크기와 명령어 수가 늘 수 있고, 복잡한 작업을 표현하기 어려우며 메모리 대역폭 요구가 커질 수 있다.

확장 가능한 명령어 형식을 택한 EISC

EISC(Extendable Instruction Set Computer)는 임베디드 시스템의 특수한 요구에 대응하기 위해 개발된 구조다. RISC의 기본 원칙을 유지하면서 애플리케이션별 명령어 확장을 수용한다.

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EISC는 Load/Store 아키텍처와 파이프라이닝 효율성, 단순한 제어 구조를 RISC에서 이어받는다. 차이는 명령어 형식에 있다. 기본 명령어 필드는 고정 크기로 두되, 확장 필드는 애플리케이션별로 추가할 수 있다. 이를 통해 동적 명령어 세트 구성과 도메인 특화 최적화를 지원한다.

임베디드 환경에서는 전력 소비 최소화, 코드 크기 압축, 실시간 응답성 보장, 특수 목적 하드웨어 가속기 통합이 함께 요구된다. IoT 디바이스, 센서 네트워크, 웨어러블 기기, 산업용 제어 시스템이 적용 분야다.

ARM Thumb/Thumb-2의 가변 길이 명령어, MIPS16e의 압축 명령어 세트, HP IA-64의 명시적 병렬 명령어, Xtensa의 설정 가능 프로세서가 대표적 EISC 구현으로 제시된다.

명령어 수와 제어 방식이 만드는 차이

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아키텍처	제어 방식	실행 시간	유연성
CISC	마이크로프로그램	다중 사이클	높음
RISC	Hardwired	단일 사이클	낮음
EISC	Hardwired + 확장	단일/이중 사이클	중간

메모리 접근에서도 관점이 갈린다. CISC는 메모리-메모리와 메모리-레지스터 연산을 지원한다. RISC는 Load/Store 전용 명령어를 사용한다. EISC는 RISC 기반을 유지하면서 압축 모드에서 메모리 접근을 최적화한다.

코드 밀도와 성능의 교환 관계도 다르다. CISC는 높은 코드 밀도와 가변적 성능을 보이고, RISC는 낮은 코드 밀도 대신 예측 가능한 고성능을 지향한다. EISC는 압축 모드로 코드 밀도를 높이면서 RISC 수준 성능을 유지한다.

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한쪽 철학으로 설명하기 어려운 현대 프로세서

현대 x86 프로세서는 외부에는 CISC 인터페이스를 유지하면서, 복잡한 CISC 명령어를 마이크로 연산(μops)으로 분해해 내부 RISC 코어에서 실행한다. 역호환성과 성능을 함께 확보하려는 설계다.

ARM 같은 RISC 프로세서도 NEON SIMD 명령어 세트, 암호화 가속 명령어, 벡터 확장(SVE, SVE2)을 추가하고 있다. CISC와 RISC를 가르던 경계가 점차 흐려지는 이유다.

VLIW(Very Long Instruction Word)와 EPIC(Explicitly Parallel Instruction Computing)도 다른 선택지를 보여 준다. Intel Itanium에 적용된 EPIC에서는 컴파일러가 병렬성 분석과 스케줄링을 맡아 하드웨어 복잡성을 소프트웨어 쪽으로 옮긴다.

ISA 선택은 단순히 명령어 수를 비교하는 문제가 아니다. 애플리케이션 요구사항, 성능 목표, 전력 제약, 소프트웨어 생태계를 함께 놓고 판단해야 한다.