SDRAM과 DDR 메모리 타이밍·세대별 기술 정리
SDRAM의 동기식 동작과 뱅크 구조, DDR 세대별 전송률·전압·대역폭, DDR5·LPDDR·HBM 기술을 정리한다.
2026-08-14 · 최초 발행 2026-01-06
클럭에 맞춰 움직이는 DRAM
SDRAM(Synchronous Dynamic Random Access Memory)은 시스템 버스의 클럭 신호에 동기화해 동작하는 DRAM이다. 비동기 DRAM에서 발생하던 타이밍의 불확실성을 줄이고, 명령을 파이프라인으로 처리하며 연속 접근할 수 있게 한다. DDR 기술과 결합한 SDRAM은 현대 컴퓨터의 주기억장치 표준으로 자리 잡았고, 대역폭과 효율을 높이는 방향으로 계속 발전해 왔다.
동기식 인터페이스가 제공하는 특성은 다음과 같다.
- 시스템 클럭에 맞춘 데이터 전송
- 명령어 큐잉과 연속 읽기·쓰기를 위한 파이프라인 지원
- 하나의 주소에서 연속 데이터를 옮기는 버스트 모드
- 고정된 레이턴시에 기반한 단순한 타이밍 설계
비동기 DRAM과 SDRAM의 접근 방식은 다음처럼 대비된다.
비동기 DRAM:
- 비동기 제어 신호
- 가변적 지연 시간
- 대기 상태 필요
- 낮은 대역폭
SDRAM:
- 클럭 동기화
- 고정 CAS 레이턴시
- 파이프라인 동작
- 높은 대역폭뱅크와 행·열로 나뉜 내부 접근
SDRAM은 독립적으로 동작할 수 있는 뱅크, 워드라인으로 활성화되는 행, 비트라인으로 선택하는 열로 구성된다. 센스 앰프는 셀에서 읽어 낸 미세한 전압 차이를 증폭한다. 여러 뱅크를 활용하면 한 뱅크의 작업을 기다리는 동안 다른 뱅크를 처리할 수 있다.
뱅크는 2-16개로 구성될 수 있으며, 동일 뱅크에 연속 접근하면 대기가 필요하다. 반대로 뱅크 사이를 전환하는 인터리빙은 연속 접근과 대역폭 증가에 활용된다.
전체 주소 = [Bank Address | Row Address | Column Address]
예시 (512MB SDRAM):
- 4개 뱅크: 2비트
- 8192 행: 13비트
- 512 열: 9비트 (×8 데이터 폭)접근 지연을 결정하는 타이밍 값
메모리 컨트롤러는 행을 활성화하고, 열을 읽거나 쓴 뒤, 필요하면 행을 닫는 순서로 SDRAM을 제어한다. 이 과정의 최소 간격을 타이밍 파라미터가 정한다.
CL(CAS Latency)은 READ 명령 뒤 데이터가 출력되기까지의 클럭 사이클 수다. SDRAM에서는 2-3, DDR4에서는 9-19 값을 가지며 랜덤 접근 지연에 영향을 준다.
tRCD(RAS to CAS Delay)는 ACTIVE 명령 뒤 READ 또는 WRITE가 가능해질 때까지의 지연, 즉 행 활성화 시간이다. 초기 SDRAM의 값은 2-3 클럭 사이클이다.
tRP(Row Precharge time)는 PRECHARGE 뒤 다음 ACTIVE 명령까지 필요한 행 비활성화 시간으로, 2-3 클럭 사이클이다. tRAS(Row Active time)는 ACTIVE 후 PRECHARGE가 가능해질 때까지 행을 유지해야 하는 최소 시간이며 5-8 클럭 사이클이다.
예시: DDR4-3200 CL16-18-18-38
- 3200 MT/s 전송률
- CL = 16 (CAS Latency)
- tRCD = 18
- tRP = 18
- tRAS = 38DDR이 대역폭을 확장한 방식
DDR(Double Data Rate)은 클럭의 상승 에지와 하강 에지를 모두 이용해 데이터를 전송한다. 같은 클럭에서 2배 데이터를 옮길 수 있으며, 내부 버스에서 미리 읽어 두는 프리페치 버퍼를 사용한다.
| 세대 | 프리페치 | 전압 | 속도(MT/s) | 대역폭(GB/s) | 출시연도 |
|---|---|---|---|---|---|
| DDR | 2n | 2.5V | 200-400 | 1.6-3.2 | 2000 |
| DDR2 | 4n | 1.8V | 400-800 | 3.2-6.4 | 2003 |
| DDR3 | 8n | 1.5V | 800-1600 | 6.4-12.8 | 2007 |
| DDR4 | 8n | 1.2V | 1600-3200 | 12.8-25.6 | 2014 |
| DDR5 | 16n | 1.1V | 3200-6400 | 25.6-51.2 | 2020 |
DDR SDRAM(DDR1)은 2비트 프리페치, 2.5V 전압, 200-400 MT/s 전송률을 사용하며 PC-3200에서 최대 3.2 GB/s 대역폭을 제공한다.
DDR2는 프리페치를 4비트로 늘리고 전압을 1.8V로 낮췄다. 전송률은 400-800 MT/s, PC2-6400의 최대 대역폭은 6.4 GB/s이며 On-Die Termination(ODT)을 개선 요소로 포함한다.
DDR3는 8비트 프리페치와 1.5V 전압을 사용한다. DDR3L은 1.35V이며, 전송률은 800-1600 MT/s, PC3-12800 기준 최대 대역폭은 12.8 GB/s다. Fly-by 토폴로지와 낮은 전력이 개선점이다.
DDR4는 뱅크 그룹을 포함한 8비트 프리페치, 1.2V 전압, 1600-3200 MT/s 전송률을 사용한다. PC4-25600에서 최대 25.6 GB/s 대역폭을 제공하며, 뱅크 그룹·Target Row Refresh·DBI가 추가됐다.
DDR5는 버스트 길이 16의 16비트 프리페치와 1.1V 전압을 사용한다. 전송률은 3200-6400 MT/s, 최대 대역폭은 51.2 GB/s다. 온칩 ECC, 듀얼 채널 아키텍처, 전압 조정기 내장이 주요 변화다.
리프레시와 저전력 상태
버스트 모드에서는 단일 READ 명령으로 연속 데이터를 전송한다. 주소가 순차 증가하는 순차 버스트와 특정 패턴으로 순환하는 인터리브 버스트가 있으며, 버스트 길이는 1, 2, 4, 8이다. DDR4는 BL8 고정이다.
Auto-Refresh는 64ms 동안 8192개 행을 리프레시하는 방식이며, 주기는 7.8μs다. 메모리 컨트롤러가 이를 스케줄링하고 리프레시 중에는 접근할 수 없다.
Self-Refresh에서는 SDRAM이 자체적으로 리프레시를 수행하므로 외부 클럭이 필요 없다. 대기 전력은 90% 이상 감소하지만, 복귀에는 수백 사이클이 필요하다.
Deep Power-Down은 데이터 보존을 위한 전력을 최소화하는 상태다. 복귀 시 데이터가 손실되어 재초기화가 필요하며, 장시간 유휴 상태에 적용한다.
DDR4에서 보강된 병렬성과 보호 기능
DDR4의 뱅크 그룹은 16개 뱅크를 4개 그룹으로 나눈다. 그룹 내에는 tCCD_S(Short) 지연으로 5-6 사이클, 그룹 간에는 tCCD_L(Long) 지연으로 4 사이클이 적용된다. 이는 뱅크 인터리빙의 효율을 높인다.
DBI(Data Bus Inversion)는 전송 데이터에서 1의 개수가 많을 때 데이터를 반전하고 DBI 비트로 반전 여부를 표시하는 방식이다. 전력 소비와 신호 무결성을 개선하는 데 목적이 있다.
TRR(Target Row Refresh)은 Row Hammer 공격에 대응한다. 특정 행이 활성화될 때 인접 행도 리프레시해 메모리 오류를 유도하는 공격을 방지한다.
DDR5 모듈에 들어온 변화
DDR5는 64비트 채널을 2개의 32비트 서브채널로 분할한다. 각 서브채널은 독립적으로 접근할 수 있어 병렬성이 증가하고 효율이 향상된다.
온칩 ECC는 호스트에 보이지 않는 내부 ECC다. 단일 비트 오류를 자동으로 정정하며, 메인 메모리 ECC와는 별개로 동작한다.
PMIC(Power Management IC)는 DIMM 자체에 탑재되어 각 DIMM의 전압을 개별적으로 관리한다. 마더보드 전력 회로의 부담을 경감하는 구조다.
ODT는 실시간으로 임피던스를 조정하는 동적 ODT로 개선됐다. 고주파 신호 반사를 최소화하고 6400 MT/s 동작을 안정화한다.
대역폭을 높이는 컨트롤러 정책
채널 인터리빙은 듀얼 또는 쿼드 채널 구성을 활용하고, 뱅크 인터리빙은 뱅크 사이의 병렬 접근을 활용한다. Rank 인터리빙은 여러 Rank를 교차 접근한다. 이 기법들은 대역폭을 2-4배 증가시킬 수 있다.
하드웨어 프리페처는 CPU가 메모리 접근 패턴을 학습해 데이터를 미리 읽는다. 일정 간격의 접근을 예측하는 Stride Prefetching과 순차 접근을 미리 읽는 Stream Buffers가 여기에 포함된다.
메모리 컨트롤러는 뱅크 충돌을 피하도록 요청을 재배치하는 Out-of-Order Scheduling, 쓰기 요청을 버퍼링한 뒤 일괄 처리하는 Write Buffering, Open/Close 정책을 동적으로 선택하는 Adaptive Page Policy를 사용한다.
모바일부터 데이터센터까지의 메모리 계열
LPDDR은 모바일 환경을 위해 전력 소모를 낮춘 DDR 계열이다. LPDDR4X는 1.1V, LPDDR5X는 1.05V를 사용하고, 강화된 Deep Sleep과 PoP(Package on Package), MCP 패키지를 지원한다.
LPDDR5는 6400 MT/s 전송률과 쓰기 전용 클럭인 WCK(Write Clock)를 제공한다. Link ECC로 전송 오류를 검출하고 재전송하며, 스마트폰·태블릿·노트북에 적용된다.
HBM(High Bandwidth Memory)은 DRAM 다이를 수직으로 적층하고 TSV(Through-Silicon Via)로 연결한다. 1024비트 I/O와 1TB/s 대역폭을 제공하며 GPU, AI 가속기, HPC에 쓰인다.
GDDR은 그래픽 용도로 높은 대역폭과 낮은 레이턴시에 맞춘 메모리다. GDDR6는 14-16 Gbps/pin, GDDR6X는 PAM4 신호로 21 Gbps/pin을 제공하며 그래픽카드 전용으로 사용된다.
CXL Memory는 여러 CPU가 메모리를 공유하는 메모리 풀링을 지원한다. 하드웨어 캐시 일관성 프로토콜을 사용해 동적 메모리 할당과 확장성을 제공하며, 데이터센터 메모리 구조를 혁신할 전망이다.
SDRAM은 클럭 동기화에서 출발해 DDR의 양 에지 전송, 뱅크 인터리빙, 프리페치 버퍼로 대역폭을 수천 배 높여 왔다. DDR5는 듀얼 채널과 온칩 ECC로 성능과 신뢰성을 높이고, LPDDR과 HBM은 각각 모바일 및 고성능 컴퓨팅 요구에 맞는 솔루션을 제공한다.