CoWoS 어드밴스드 패키징 구조 해부: AI 칩 병목이 로직이 아니라 여기서 생기는 이유

TSMC의 CoWoS(Chip-on-Wafer-on-Substrate) 어드밴스드 패키징 수요가 2025년 전년 대비 81% 급증하며 AI 칩 공급망의 핵심 병목으로 부상했다. 2년간 생산능력을 4배 확장했음에도 2026년 중반까지 초과 예약 상태가 지속되고 있다. 이 병목이 로직 다이가 아니라 패키징 구조 자체에서 비롯된 이유를 CoWoS의 아키텍처부터 살펴본다.

병목의 위치가 뒤바뀐 이유

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4대 AI 칩 설계사(NVIDIA, Google, AMD, Amazon)가 글로벌 CoWoS 용량의 90% 이상을 소비하는 반면, 동일 기업들의 첨단 로직 다이 소비는 전체의 12%에 불과하다(Epoch AI 분석). 로직 팹이 아니라 패키징이 AI GPU 출하량을 결정하는 실질적 제한 요인이 된 것이다. NVIDIA B200의 원가 구조를 보면 로직 다이 17%, HBM 50%인 데 비해 CoWoS 패키징이 33%를 차지해, 후공정이 원가의 3분의 2를 차지한다. Google은 CoWoS 확보 한계로 2026년 TPU 생산 목표를 400만 개에서 300만 개로 하향 조정했다.

CoWoS 변종의 구조 차이

CoWoS-S: 가장 성숙한 실리콘 인터포저

모놀리식 실리콘 인터포저와 TSV(Through-Silicon Via) 연결로 구성되며, 최대 크기는 3.3x 레티클 사이즈(~2,700mm²)다. NVIDIA H100, AMD MI300 시리즈가 이 구조를 쓴다. 레티클 크기 제한으로 대형 패키지 구현이 어렵다는 한계가 있지만, 가장 성숙한 기술로 수율이 높고 양산 실적이 검증돼 있다.

CoWoS-L: 대형화를 이끄는 브리지 구조

RDL(Redistribution Layer) 인터포저에 LSI(Local Silicon Interconnect) 브리지 칩을 내장하는 구조다. 인터포저 로드맵은 3.5x 레티클에서 2026년 5.5x, 2027년 9x 레티클까지 확장되며, 최대 12개의 HBM 스택을 탑재할 수 있다. NVIDIA Blackwell B200에 처음 상용 적용됐고, CoWoS-S보다 더 큰 패키지를 높은 수율과 낮은 비용으로 구현할 수 있다는 점이 핵심 장점이다.

CoWoS-R: 비용 민감형 중간 솔루션

LSI 브리지 없이 RDL만으로 다이 간을 연결하는 구조로, CoWoS-S와 CoWoS-L 사이의 중간 포지션을 차지하며 비용에 민감한 멀티 다이 구성에 쓰인다.

항목	CoWoS-S	CoWoS-L	CoWoS-R
인터포저	실리콘(모놀리식)	RDL + LSI 브리지	RDL 전용
최대 크기	3.3x 레티클	9x 레티클(2027)	중간
TSV	필수	브리지 칩에만	불필요
HBM 스택	제한적	최대 12개	제한적
비용	높음	중간	낮음
수율	높음	높음	높음
주요 고객	NVIDIA H100, AMD	NVIDIA B200, Rubin	범용

생산능력은 늘어도 좁혀지지 않는 격차

시점	월간 웨이퍼 수	전기 대비
2023년 말	13,000~16,000	기준점
2024년 말	35,000~40,000	~2.5배
2025년 말	65,000~75,000	~2배
2026년 말 목표	127,000~130,000	~1.8배

2년간 생산능력이 약 4배 확장됐지만 2026년 중반까지 초과 예약(oversubscribed) 상태가 지속되고 있고, 2027년에는 2023년 대비 15배 규모에 이를 전망이다. 수요 쪽은 더 가파르다.

연도	연간 웨이퍼 수요	YoY 성장
2024년	370,000장	기준
2025년	670,000장	+81%
2026년	1,000,000장	+49%

이 용량이 실제로 누구에게 배분되는지는 2026년 기준 Morgan Stanley 분석으로 확인할 수 있다.

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고객	웨이퍼 수	점유율	주요 용도
NVIDIA	595,000	60%	Rubin GPU, GB100, 자동차용
Broadcom	150,000	15%	Google TPU 90K, Meta 50K, OpenAI 10K
AMD	105,000	11%	MI355, MI400
Marvell	55,000	5.5%	AWS, Microsoft 커스텀 칩
Amazon	50,000	5%	Trainium
MediaTek	20,000	2%	Google TPU 프로젝트

상위 6개 고객이 CoWoS 생산능력의 97% 이상을 선점하고 있다. TSMC는 자체 캐파만으로 부족해 연간 24만~~27만 장의 웨이퍼를 OSAT 파트너에 위탁하는데, Amkor가 18만~~19만 장, SPIL이 6만~8만 장을 맡는다.

2.5D·3D 패키징과 칩렛 구조

항목	2.5D 패키징	3D 패키징
구조	다이를 인터포저 위에 나란히 배치	다이를 수직으로 적층
대표 기술	CoWoS-S, CoWoS-L	TSMC SoIC, Samsung X-Cube
연결	인터포저 통한 수평 연결	TSV 통한 수직 연결
장점	열 관리 용이, 높은 수율	최소 풋프린트, 초단거리 연결
한계	패키지 면적 증가	열 밀도 집중, 낮은 수율
AI 칩 적용	GPU + HBM 통합	HBM 내부 다이 적층

2026년 칩렛 기반 솔루션의 연매출은 약 1,000~1,100억 달러로 추산되고, 어드밴스드 패키징 시장 전체는 2033년까지 800억 달러(Bloomberg Intelligence)에 이를 전망이다. CoWoS는 이미 AI 칩용 어드밴스드 패키징 수요의 주류 기술로 자리 잡았고, 칩렛 설계가 확산될수록 CoWoS-L의 대형 인터포저 수요는 더 커진다.

TSMC의 설비투자와 팹 확장

연도	총 CapEx	어드밴스드 패키징 비중
2025년	~~$38~~40B	10~15%
2026년	$52~56B	10~20%
2025~2027	CAGR 24%	패키징 CapEx 연평균 24% 성장

전체 CapEx의 70~~80%는 2nm 등 첨단 공정에, 10~~20%는 어드밴스드 패키징·테스트·마스크에, 나머지 10%는 특수 공정에 투입된다. 실제 시설 확장도 빠르게 진행 중이다.

시설	위치	일정	용도
AP7 Plant 2	가좌(嘉義)	2025 H2 장비 설치 → 2026 생산	CoWoS 확장
AP7 Plant 1	가좌	2026 장비 반입 → 2027 양산	대규모 패키징
AP7 Phase 2	가좌	단계적 확장	90헥타르, 6개 팹 수용
P6 패키징 팹	미국 애리조나	2026 Q2 착공 → 2027~2028 가동	미국 패키징 허브
4번째 팹 + 패키징	미국 애리조나	허가 신청 중	미국 내 자급 확대

가좌 AP7 단지는 세계 최대 어드밴스드 패키징 허브로 부상하고 있고, 미국 내 패키징 거점 구축은 지정학적 리스크 분산이라는 목적도 함께 갖는다.

Intel과 Samsung의 대안 구조

Intel EMIB-T(Embedded Multi-die Interconnect Bridge)는 실리콘 브리지를 유기 기판에 내장하는 구조로, Google(TPU)과 Amazon(Trainium)이 채택을 논의 중이다. 고객 확약(prepay 포함)이 2026년 하반기 수십억 달러 규모로 예상되고, 목표 gross margin은 약 40%다. 말레이시아(2026), 뉴멕시코(Fab 9/11X)로 확장 중이며, TSMC CoWoS의 용량 부족이 Intel에는 대안 기회를 열어주고 있다.

Samsung은 2.5D 패키징인 I-Cube(TSMC CoWoS-S 대응)와 3D TSV 기반 수직 적층 X-Cube로 Intel 패키징 주문 확보에 나서고 있지만, TSMC 대비 기술 성숙도와 수율 격차는 여전하다.

CoPoS: 원형 웨이퍼를 정사각형 패널로

항목	CoWoS (현재)	CoPoS (차세대)
기판 형태	300mm 원형 웨이퍼	310x310mm 정사각형 패널
칩 밀도	웨이퍼당 ~4개	패널당 9~12개
수율 효율	기준	2~3배 향상
파일럿 라인	-	2026년 6월(VisEra)
양산 목표	양산 중	2028~2029년
핵심 과제	-	기판 휨(warpage) 제어

정사각형 패널은 원형 웨이퍼 대비 가장자리 낭비를 최소화한다. 가좌 AP7에 CoPoS 생산 거점이 계획돼 있고, 양산에 성공하면 CoWoS 용량 병목을 구조적으로 해소할 수 있는 기술로 꼽힌다.

구조적 리스크: 지역 집중과 HBM 동반 병목

지역별 어드밴스드 패키징 용량 (2026 Q1 기준)

지역	비중
대만	45%
한국	20%
중국	15%
미국	10%
기타	10%

대만에 45%가 집중된 지정학적 리스크, PVD 진공 시스템 등 핵심 장비의 타이트한 리드타임, 미국·유럽의 전문 패키징 인력 부족, TSMC가 첨단 어드밴스드 패키징의 사실상 단일 공급자라는 구조, 그리고 패키징 용량을 늘려도 HBM 공급이 따라오지 않으면 무의미하다는 동반 병목까지 — 이 다섯 가지가 CoWoS 공급망의 핵심 리스크 요인으로 꼽힌다.