Nvidia가 삼킨 TSMC CoWoS 캐파, AI 반도체 권력구조를 재편하다

AI 추론 수요가 트레이닝을 넘어서며 반도체 공급망의 병목이 웨이퍼 팹에서 어드밴스드 패키징으로 옮겨가고 있다. Nvidia는 TSMC CoWoS(Chip-on-Wafer-on-Substrate) 캐파의 60~65%를 이미 예약해 경쟁사가 비집고 들어갈 공간을 거의 남기지 않았고, TSMC는 일부 공정을 ASE·Amkor 같은 OSAT 파트너에 외주로 넘기는 수준까지 내몰리고 있다.

CoWoS가 무엇이고 왜 병목이 됐나

CoWoS는 TSMC의 2.5D 어드밴스드 패키징 기술로, 로직 다이와 HBM을 실리콘 인터포저 위에 함께 집적해 고대역폭·저지연 상호연결을 구현한다. 복수의 다이를 이종 집적(heterogeneous integration)해 하나의 패키지로 묶는 이 기술은 AI 가속기의 필수 요소가 됐다. 단일 모놀리식 다이의 레티클 한계(~858mm²)를 넘어서고, HBM 대역폭을 확보하고, 전력 효율을 최적화하려면 CoWoS를 거쳐야 한다.

Nvidia는 어떻게 캐파를 선점했나

Nvidia는 TSMC CoWoS 전체 출하량의 60~~65%를 가져갔다. 2026~~2027년 전 물량을 이미 사전 계약해, 경쟁사가 확보할 수 있는 공간은 매우 제한적이다. TSMC는 이 압력을 감당하기 위해 CoWoS 일부 공정(백엔드 본딩·TSV 전공정)을 ASE·SPIL·Amkor에 외주로 넘겼고, Nvidia CEO 젠슨 황이 SPIL 신공장 개장에 직접 참석하며 공급망 밀착을 가시화했다.

TSMC의 캐파 확장 속도도 만만치 않다. 2024년 말 월 3만 5천 웨이퍼였던 생산능력은 2026년 말 월 13만 웨이퍼를 목표로 하며, 연평균 성장률(CAGR)로는 80%, 약 4배 확장에 해당한다. 그럼에도 TSMC는 2025~2026년 CoWoS 캐파가 "완판 상태(sold out)"라고 공식적으로 언급하고 있다.

CoWoS-S에서 CoWoS-L로: 표준이 바뀌는 이유

구분	인터포저 재질	최대 면적	HBM 스택 수	주요 채택 제품
CoWoS-S	실리콘 인터포저	~2,700mm² (3.3x 레티클)	최대 8 HBM3	H100, H200
CoWoS-R	유기(Organic) 재배선층(RDL)	중간	중간	비용 절감형
CoWoS-L	유기 기판 + LSI 브리지	3,000mm² 이상	최대 12 HBM3E	B200, GB200, Rubin

CoWoS-L은 유기 기판에 작은 실리콘 브리지(LSI, Local Silicon Interconnect)를 매립하는 구조로, 전통적 실리콘 인터포저 대비 수율이 개선된다. 여러 인터포저 세그먼트를 이어붙이는 대면적 스티칭으로 초대형 패키지를 구현할 수 있고, 최대 12개의 HBM 스택을 지원한다. Nvidia Blackwell·Rubin 세대의 표준 기술로 자리 잡으며 CoWoS-S 점유율을 빠르게 대체하고 있고, HBM 적층 수를 늘리면서도 단가에서 우위를 유지한다.

2.5D와 3D로 나뉜 집적 전략

⤢✕

2.5D는 수평적 집적으로 대역폭과 면적 확장에 유리하고, 3D는 수직 적층으로 에너지 효율과 다이 간 통신 지연 최소화에 강점이 있다. Nvidia Rubin 플랫폼은 두 기술을 결합한 하이브리드 구조를 채택한다.

공급망이 겹치는 지점

⤢✕

병목은 세 축에서 동시에 일어난다. CoWoS 캐파는 TSMC 단독 공급으로 2026~~2027년 사전 예약이 포화됐고, HBM 공급은 SK하이닉스·삼성·마이크론 3사 과점 아래 HBM3E/HBM4 생산능력이 제한적이며, 2~~3nm 첨단 공정 웨이퍼는 라인 확보 경쟁이 격화되고 있다.

캐파 경쟁이 실제로 갈라놓은 사례

Nvidia B200/GB200 NVL72는 단일 다이로는 불가능한 성능을 위해 듀얼 다이 + 8 HBM3E 구조를 택했다. CoWoS-L로 두 개의 B100 다이를 NV-HBI(10TB/s)로 연결한 결과, H100 대비 AI 추론 성능이 30배 향상됐고 이는 2024~2026년 Nvidia 매출 급성장의 핵심 동력이 됐다.

AMD MI300X/MI325X는 데이터센터 GPU 경쟁력 확보를 위해 CoWoS-S와 3D V-Cache를 조합하고 HBM3 192GB를 구성했다. 하이퍼스케일러 채택은 확대되고 있지만, CoWoS 캐파 확보 자체가 생산 확대의 제약으로 작용한다.

AWS Trainium과 Google TPU는 빅테크가 커스텀 실리콘을 자체 설계하며 Nvidia 의존도를 완화하는 사례다. TSMC 2~3nm 공정과 CoWoS 기반 ASIC을 Broadcom·Marvell과 협업해 개발하지만, 결국 CoWoS 캐파 경쟁에서 Nvidia와 직접 충돌하는 구조를 벗어나지 못한다.

캐파 확보가 곧 전략 자산이 된 이유

비즈니스 측면에서는 고집적 패키지로 서버당 성능 밀도를 극대화해 AI 인프라 TCO를 절감할 수 있고, 수직 적층으로 PJ/bit를 개선해 데이터센터 전력 예산을 최적화할 수 있으며, CoWoS 캐파 확보 자체가 경쟁사 대비 공급 우선권이라는 전략 자산이 된다. 기술적으로는 모놀리식 다이의 물리적 제약을 회피하는 레티클 한계 돌파, 메모리 월을 완화하고 수 TB/s급 대역폭을 구현하는 HBM 근접 배치, CPU·GPU·NPU·I/O 다이를 최적 공정별로 혼합할 수 있는 이종 집적 유연성이 강점이다.

캐파 확보를 검토한다면 몇 가지는 반드시 짚어야 한다. CoWoS 라인 선점은 18~24개월 이상의 리드타임이 필요해 장기 계약이 불가피하고, 3D 적층에서는 TJ 상승 이슈에 대응할 액침 냉각·다이렉트 칩 쿨링 병행 설계가 필요하다. 대면적 인터포저일수록 수율 리스크가 커지므로 CoWoS-L 채택 시 LSI 공정 안정성을 확인해야 하고, 인텔 Foveros Direct나 삼성 I-Cube·X-Cube 같은 2nd source 대체 공급망도 검토 대상이다. EDA 툴, 테스트 인프라, 수리·재작업(rework) 체계 같은 생태계 성숙도도 함께 확인해야 한다.

권력 구조를 다시 그리는 병목

CoWoS 캐파 병목은 단순한 생산능력 문제가 아니라 AI 시대 반도체 산업의 권력 구조를 재편하는 전략 변수가 됐다. Nvidia가 2026~~2027년 캐파를 선점하면서 경쟁사는 동일 성능 구현에 18개월 이상의 시간차를 감수해야 하고, 이는 AI 인프라 시장의 공급 곡선을 1~~2년간 Nvidia 중심으로 고정시킨다. TSMC가 2026년 월 13만 웨이퍼 수준으로 캐파를 확장해도 수요 곡선이 더 가파르게 상승하는 한, 어드밴스드 패키징은 당분간 산업 최대 리스크로 남을 것이다.