AI 칩 병목은 공정이 아니라 패키징이다 — NVIDIA가 쥔 TSMC CoWoS 60%

AI 반도체 경쟁의 진짜 전선은 2nm·3nm 공정 미세화가 아니라 어드밴스드 패키징이다. NVIDIA가 TSMC CoWoS-L 용량의 60%를 선점하면서 AMD·Google·Amazon 같은 경쟁사는 나머지 40%를 두고 치열한 확보전을 벌이고 있다. CoWoS 기술이 어떤 구조인지, Blackwell GPU가 이걸 어떻게 처음 썼는지, OSAT 외주 전략은 어떻게 짜여 있는지, 그리고 2026~2027년 공급망 병목이 실제로 얼마나 풀릴지를 살펴본다.

CoWoS 방식

CoWoS-S는 모놀리식 실리콘 인터포저 위에 TSV(Through-Silicon Via)로 로직 다이와 HBM 메모리를 연결하는 초기 방식이다. 인터포저 크기는 최대 3.3x 레티클 사이즈(약 2,700mm²)까지 가능하며 NVIDIA H100, AMD MI300 시리즈가 이 방식을 썼다. 다만 레티클 크기 자체가 물리적 한계여서 대형 다이를 통합하기가 쉽지 않다.

이 한계를 넘어선 게 CoWoS-L이다. RDL(Redistribution Layer) 인터포저에 LSI(Local Silicon Interconnect) 브리지 칩을 내장하는 구조로, CoWoS-S와 InFO(Integrated Fan-Out) 기술을 결합한 슈퍼 캐리어 인터포저라고 보면 된다. 인터포저 크기는 현재 3.5x 레티클에서 2026년 5.5x, 2027년 9x 레티클까지 커질 로드맵이고, HBM3/HBM4 스택을 최대 12개까지 얹을 수 있다. LSI 브리지는 서브마이크론 Cu 배선 다층 구조에 내장 딥 트렌치 캐패시터(eDTC)까지 포함한다. CoWoS-S 대비 수율이 높고 비용이 낮으며 패키지를 더 크게, 더 유연하게 설계할 수 있다는 게 강점이다.

그 사이에 CoWoS-R이 있다. LSI 브리지 없이 RDL 인터포저만으로 다이를 연결하는 방식으로, CoWoS-S와 CoWoS-L 사이 포지션을 차지한다.

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실리콘 인터포저의 레티클 크기 한계를, RDL과 LSI 브리지 조합으로 극복해가는 흐름이 이 그림의 핵심이다.

Blackwell이 처음 증명한 CoWoS-L

TSMC가 공식 확인한 바로는 Blackwell GPU(B200)가 CoWoS-L을 최초로 적용한 상용 제품이다. 듀얼 칩렛(약 800mm² 컴퓨트 다이 2개)과 HBM3E 스택을 실리콘 브리지로 연결하는 구성이며, 10TB/s NVLink 인터커넥트를 가능케 한 것도 이 실리콘 브리지다. 다만 초기에는 GPU 칩렛, 실리콘 브리지, RDL 인터포저, 마더보드 기판 사이의 열팽창계수(CTE) 불일치로 휨(warpage)과 시스템 장애가 발생하기도 했다. NVIDIA는 단일 다이보다 듀얼 다이 Blackwell을 CoWoS-L로 우선 생산하는 쪽을 택했다.

B200 하나를 만드는 데 드는 생산 원가는 약 6,400달러인데, 그 구성을 뜯어보면 패키징이 얼마나 중요한지 드러난다.

구성 요소	비중	금액
HBM3E 메모리(192GB)	~50%	~$3,200
CoWoS 패키징	~33%	~$2,100
로직 다이(2x 800mm²)	~17%	~$1,100
합계	100%	~$6,400

소매가 3만~4만 달러 기준으로 칩 수준 매출총이익률은 약 82%에 달한다. HBM과 패키징이 원가의 2/3를 차지하는 구조에서는, 결국 어드밴스드 패키징을 얼마나 확보하느냐가 수익성을 좌우한다.

패키징이 성능에 미치는 영향

CoWoS는 HBM 스택을 로직 다이에 직접 붙여 TB/s급 메모리 대역폭을 실현하고, 이는 LLM 추론의 병목을 푸는 데 직결된다. 서브마이크론 수준 배선으로 멀티 다이 간 초고속·저지연 통신을 가능하게 하는 다이-투-다이 인터커넥트는 칩렛 아키텍처의 핵심 인에이블러이기도 하다. 인터커넥트 거리가 짧아지면 신호 무결성이 좋아지고, 기존 PCB 기반 연결보다 전력 소비도 크게 줄어든다. 단일 리소그래피 노출 한계를 넘어 대규모 로직과 메모리를 통합할 수 있다는 점에서 CoWoS는 연평균 성장률(CAGR) 약 80%로 고속 성장하는 시장이 됐다.

이 성능 효과의 이면에는 병목이 있다. NVIDIA·Google·AMD·Amazon 4대 AI 칩 설계사가 CoWoS 용량의 90% 이상, HBM 공급의 90% 이상을 소비하는 반면, 이들이 쓰는 첨단 로직 다이 생산은 전체의 12%에 불과하다. 병목은 실리콘(로직)이 아니라 패키징과 메모리 쪽에 집중돼 있다.

TSMC의 증설 속도

시점	월간 생산능력(WPM)	연간 환산	전년 대비
2024년 말	~35,000	~370,000	기준점
2025년 말	~75,000	~670,000	약 2배
2026년 Q4	~105,000	~1,150,000	76% 성장
2026년 말(목표)	120,000~130,000	~1,500,000	약 4배
2027년 Q4	~141,000	~1,550,000	29% 성장

이 증설을 뒷받침하는 게 2026년 TSMC의 520억~560억 달러 규모 Capex, 사상 최대 설비투자다. CoWoS 생산능력을 두 배로 늘리는 게 이 투자의 핵심 목표이고, 차세대 패키징 장비인 CoPoS도 2026년 중반 도입될 예정이다.

누가 얼마나 가져가나

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고객	연간 웨이퍼 수	점유율	주요 제품
NVIDIA	595,000	~60%	Rubin, Vera CPU
Broadcom(Google TPU)	150,000	~15%	Google TPU, Meta, OpenAI
AMD	105,000	~11%	MI355, MI400
Amazon(Alchip 경유)	50,000	~5%	Trainium, Inferentia
Marvell	55,000	~5.5%	AWS·Microsoft 커스텀칩
MediaTek	20,000	~2%	Google TPU 프로젝트

상위 고객이 전체 CoWoS 생산능력의 85% 이상을 선점하고, 2군 제조사와 스타트업에는 15% 미만만 남는 구조다.

부족분은 어떻게 메우나

TSMC는 2026년 연간 240,000~~270,000 웨이퍼를 OSAT 파트너에 위탁할 계획이다. 최대 파트너인 Amkor가 180,000~~190,000 웨이퍼, SPIL이 60,000~80,000 웨이퍼를 맡고, ASE는 CoWoP(Chip on Wafer on Panel) 같은 대체 기술로 참여한다.

TSMC CEO C.C. Wei는 "CoWoS 생산능력은 매우 타이트하며 2025년과 2026년까지 완전 매진 상태"라고 밝혔다. 어드밴스드 패키징은 AI 반도체 공급망에서 가장 제약이 심한 단일 공정이고, HBM(특히 HBM3, HBM3E)도 동시에 타이트한 상태다. TSMC는 이미 24시간 풀가동 체제로 운영되고 있다. 이런 상황에서 Intel EMIB-T가 TSMC CoWoS 부족에 대한 대안으로 떠오르며 2026년 팹 도입이 예정돼 있고, 2차 ASIC 벤더들도 Intel Foveros 같은 대안 패키징 기술을 적극 검토하는 중이다.

Rubin 세대에서 CoWoS-L은 어디까지 갈까

NVIDIA Rubin GPU는 트랜지스터 3,360억 개를 TSMC 3nm 공정으로 찍어낸다. 2026년 생산 목표는 원래 200만 대였으나 HBM4 검증 지연으로 150만 대로 하향 조정됐고, 4-다이 구성으로 계획됐던 Rubin Ultra도 CoWoS-L 수율 문제로 조정 중이다.

시점	레티클 크기	HBM 지원	비고
2025년	3.5x	HBM3E 8스택	현재 양산
2026년	5.5x	HBM4 12스택	Rubin 지원
2027년	9x	HBM4E	슈퍼 캐리어 인터포저

CoWoS-L의 레티클 크기는 2027년까지 현재 대비 약 2.6배 확대될 예정이며, CoPoS(Chip on Panel on Substrate)가 그다음 대안으로 부상하고 있다.

AI 반도체 경쟁의 진짜 전선은 결국 공정 미세화가 아니라 어드밴스드 패키징 확보전이다. NVIDIA가 CoWoS-L 용량의 60%를 장악하며 사실상의 패키징 독점 체제를 만든 가운데, TSMC는 520억~560억 달러 규모의 사상 최대 설비투자로 맞서고 있다. Amkor·SPIL 같은 OSAT 파트너로의 아웃소싱 확대, Intel EMIB-T 같은 경쟁 기술의 부상, 그리고 2027년 9x 레티클 CoWoS-L의 등장이 이 병목을 얼마나 풀어낼지가 다음 국면을 가를 것이다.