다이는 있는데 패키지가 없다 — TSMC CoWoS가 AI 공급망의 새 병목이 된 구조

AI 수요 폭증이 반도체 공급망에서 일으킨 가장 큰 구조적 변화는 병목이 웨이퍼 다이 제조에서 어드밴스드 패키징으로 이동한 것이다. NVIDIA가 TSMC CoWoS(Chip-on-Wafer-on-Substrate) 캐파의 60~~65%를 2026~~2027년까지 선점하면서, 동일한 2~~3nm 다이를 확보한 경쟁사들도 패키징 라인에 18~~24개월 대기해야 하는 상황이 연출되었다.

병목은 어떻게 다이에서 패키지로 옮겨갔나

20152022년의 전통적 병목은 7nm·5nm 첨단 공정 라인의 캐파 그 자체였다. 애플·AMD·퀄컴이 N5/N4 캐파를 두고 경쟁하던 시기다. 이때의 지표는 웨이퍼 월간 투입량(WSPM)과 EUV 장비 보유 수였고, 리드타임은 공정 램프업 기준 612개월이었다.

20232027년 들어 병목의 성격이 달라졌다. CoWoS 캐파가 AI 가속기 공급 곡선을 결정하는 변수로 올라섰다. NVIDIA Blackwell·Rubin, AMD MI300X, AWS Trainium이 전형적인 사례다. 지표도 CoWoS 인터포저 출하 수와 HBM 스택 수로 바뀌었고, 리드타임은 장비 도입과 공장 건설을 합쳐 1836개월로 늘어났다. 본질은 이렇다. 다이는 확보해도 HBM과 함께 집적할 패키지 라인이 없으면 출하 자체가 불가능하다.

CoWoS는 어떤 기술이고, 왜 여러 변형으로 나뉘었나

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TSMC 첨단 패키징은 두 축으로 나뉜다. 2.5D는 수평 집적으로 대면적과 대역폭을 얻고, 3D는 수직 적층으로 에너지 효율과 다이 간 통신 지연 최소화에 유리하다. Rubin 세대부터는 두 방식을 하이브리드로 결합한 구조가 표준화되고 있다.

이 2.5D 축 안에서도 세 변형이 존재한다. CoWoS-S는 실리콘 인터포저를 쓰며 최대 면적 약 2,700mm²(3.3배 레티클), 8개의 HBM3 스택을 지원하고 H100·H200에 채택됐다. CoWoS-R은 유기 RDL 방식으로 면적과 HBM 스택 모두 중간 수준이며 비용 최적화형에 쓰인다. CoWoS-L은 유기 기판에 LSI 브리지를 결합해 3,000mm² 이상, 12개의 HBM3E/HBM4 스택까지 지원하며 B200·GB200·Rubin에 채택됐다.

구분	인터포저	최대 면적	HBM 스택	주요 채택
CoWoS-S	실리콘 인터포저	~2,700mm² (3.3x 레티클)	8 HBM3	H100, H200
CoWoS-R	유기 RDL	중간	중간	비용 최적화형
CoWoS-L	유기 기판 + LSI 브리지	3,000mm²+	12 HBM3E/HBM4	B200, GB200, Rubin

CoWoS-L이 부상한 이유는 레티클 한계를 LSI(Local Silicon Interconnect) 브리지로 돌파해 여러 인터포저 세그먼트를 스티칭할 수 있기 때문이다. CoWoS-S는 AMD MI300X와 일부 ASIC이 계속 채택하며 2026년까지 병행 공존하고, CoWoS-R은 중저가 HBM 배치에 적합해 엔터프라이즈 추론 ASIC을 타겟으로 한다.

인터포저·TSV·본딩으로 보는 패키징 구성

실리콘 인터포저는 로직 다이와 HBM을 수평 연결하는 마이크로 배선층으로, 65nm 또는 이전 노드의 실리콘 웨이퍼로 만든다. 레티클 최대 면적은 858mm²지만 3.3배 스티칭으로 2,700mm²까지 확장할 수 있다. 다만 면적이 늘어날수록 결함 확률이 상승하는 수율 리스크가 따라붙는다.

TSV(Through-Silicon Via)는 실리콘을 관통하는 수직 전도체로, 다이 간 수직 통신 경로 역할을 한다. 직경 1~~5μm, 피치 5~~10μm 수준이며 2.5D 인터포저와 HBM 스택 내부의 수직 연결, 3D SoIC에 두루 쓰인다. 고종횡비 에칭, 구리 전해도금, CMP 공정 정밀도가 제조 난이도를 결정한다.

다이 접합 방식은 마이크로범프와 하이브리드 본딩으로 나뉜다. 마이크로범프는 솔더 기반 접합으로 피치 40~55μm 수준이고, 하이브리드 본딩(SoIC)은 솔더 없이 구리-구리를 직접 본딩해 피치를 9μm 이하까지 좁힌다. 하이브리드 본딩은 대역폭 밀도가 100배, 전력 효율이 3배 이상 높아 AMD 3D V-Cache, Rubin Ultra 4다이 칩렛, HBM4E 12Hi 스택에 채택되고 있다.

CAGR 80% 확장이 부딪히는 물리적 한계

시점	CoWoS 월간 캐파	주요 팹	비고
2024년 말	35,000 웨이퍼	AP3, AP5	기준점
2025년 말	75,000 웨이퍼	+ AP6 풀가동	2배 확장
2026년 말	130,000 웨이퍼	+ AP7(치아이), AP8(타이난)	4배 확장
2027년 계획	160,000+ 웨이퍼	AP7 신관 증설	수요 계속 상회

TSMC가 공식 발표한 CAGR 80%는 반도체 산업 전체 성장률의 4~~5배에 달한다. Nvidia는 2025~~2026 물량의 60% 이상을 이미 선계약했고, AP7은 CoWoS-L 스티칭과 SoIC 전용 설계에 특화돼 있다. ASE·SPIL·Amkor 같은 외주 업체가 백엔드 본딩과 TSV 전공정 일부를 분담하며 확장 부담을 나눠 지고 있다.

그럼에도 확장 속도를 제한하는 물리적·경제적 제약은 뚜렷하다. 고정밀 본더·리소그래피 장비는 주문 후 인도까지 18~~24개월이 걸리고, 신규 AP 팹은 부지 선정부터 양산까지 24~~36개월의 건설 사이클을 거친다. 패키징 엔지니어 수요가 급증하는 데 비해 대만 외 지역의 훈련 인프라는 부족한 인력 병목도 있다. 대면적 인터포저일수록 결함률이 상승해 CoWoS-L은 초기 수율이 50~~60%대에 머물고, TSV 본딩·스택 수율·Known Good Stack 공급이 함께 올라야 실제 출하가 가능한 HBM 동기화 문제도 남는다. 팹당 자본 지출은 50~~80억 달러에 달해 투자 회수 주기가 AI 수요 주기보다 길어지는 리스크도 존재한다.

병목이 이동하며 바뀐 공급망의 그림

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NVIDIA 우선 할당으로 경쟁사 물량은 2026 하반기까지 이월되는 공급 곡선 편향이 나타나고 있다. CoWoS가 적용된 AI 가속기의 ASP는 전통 서버 GPU 대비 8~~12배에 달하는 가격 프리미엄을 형성하며, 판매 리드타임은 2024년 50주 이상에서 2026년 캐파 확장에 힘입어 단축 중이지만 여전히 20~~30주 수준이다. 그 결과 인텔 Foveros Direct, 삼성 I-Cube/X-Cube, ASE FOCoS-Bridge 같은 대체 공급망이 부상하고 있고, 하이퍼스케일러들은 자체 ASIC과 복수 파운드리를 병행 설계해 공급 리스크를 분산하는 전략을 취하고 있다.

실제 채택 사례

NVIDIA Rubin(VR200)은 Blackwell 대비 5배 추론 성능과 HBM4 288GB 통합이 필요해 CoWoS-L에 듀얼 레티클 다이와 8개 HBM4 스택을 결합했다. 그 결과 CoWoS 캐파의 60% 이상을 선점하며 경쟁사 공급을 제약하는 결과로 이어졌다.

AMD MI300X/MI325X는 하이퍼스케일러 데이터센터 진입을 목표로 CoWoS-S에 3D V-Cache(하이브리드 본딩)를 결합해 HBM3 192GB 구성을 완성했지만, 2024~2026년 공급은 캐파 부족으로 제한적이다.

AWS Trainium과 Google TPU는 커스텀 실리콘을 자체 설계하면서 TSMC 2~3nm 다이에 CoWoS 패키지를 결합하고 Broadcom·Marvell과 협업했다. 대규모 클러스터를 내재화하며 NVIDIA 의존도를 부분적으로 완화한 결과를 얻었다.

대체 기술은 얼마나 성숙했나

기술	공급사	특징	2026 성숙도
CoWoS-S/L	TSMC	2.5D 실리콘/LSI 인터포저	표준
SoIC-X	TSMC	하이브리드 본딩 3D	Rubin Ultra 투입
Foveros Direct	Intel	대면적 3D 본딩	Gaudi·Panther Lake 채택
EMIB-T	Intel	브리지 + TSV	엔터프라이즈 서버
I-Cube / X-Cube	Samsung	2.5D/3D 패키징	개발 단계, 상용화 지연
FOCoS-Bridge	ASE	Fan-Out + 브리지	중저가 ASIC 대응

인텔은 Foveros Direct와 EMIB-T 조합으로 패키징 2nd source 자리를 노리고 있고, 삼성은 HBM 품질과 패키징 수율 이슈가 겹치며 대량 수주에는 이르지 못하고 있다. ASE·SPIL·Amkor 같은 OSAT 업체들이 백엔드 공정을 분담하면서 파운드리 병목을 일부 해소하는 역할을 맡고 있다.

도입할 때 무엇을 먼저 점검해야 하나

CoWoS 캐파 계약은 분기 스팟 계약이 비현실적일 정도로 최소 1224개월 선계약이 필수다. CoWoS 캐파와 HBM 공급이 일대일로 매칭돼야 실제 출하가 가능하다는 점도 잊기 쉽다. 성능(L)·비용(R)·호환성(S) 세 축의 트레이드오프를 평가해 변형을 선택해야 하고, 3D 적층은 접합 온도(TJ)가 올라가는 만큼 다이렉트 칩·액침 냉각 인프라를 병행 설계해야 한다. Foveros·I-Cube·OSAT 같은 대체 공급망 라우트는 12개 제품에서 미리 검증해두는 편이 안전하다. 대면적 패키지는 단가가 높아 1%의 수율 개선이 곧바로 원가에 반영되며, 패키지 단가가 GPU 가격의 15~25%까지 오른 만큼 시스템 수준의 총소유비용(TCO) 최적화가 중요해졌다. 대만 집중도가 매우 높다는 지정학 리스크 때문에 미국·일본·유럽 백업 사이트도 함께 평가해야 한다.

AI 가속기 공급망의 병목은 이제 다이 자체가 아니라, 그 다이를 HBM과 함께 하나의 패키지로 묶어내는 어드밴스드 패키징 라인에 있다. TSMC가 CoWoS 캐파를 CAGR 80%로 확장해 2026년 말 월 13만 웨이퍼에 도달한다 해도, 수요 곡선이 더 가파르게 상승하는 한 패키징은 수년간 산업 최대 리스크로 남는다. 기업은 단순한 칩 조달이 아니라 다이·HBM·패키징·냉각까지 아우르는 수직 통합 조달 전략을 세우고, Foveros·I-Cube 같은 대체 공급망을 사전 검증해 단일 공급 리스크를 분산해야 한다.